verilog中的可综合与不可综合语句
verilog中可综合语句：input，output，parameter，reg，wire，always，assign，
循环可综合时，要具有明确的循环表达式和循环条件，for可综合时也要有具体的循环范围），·define
  　不可综合语句：initial，join，wait，time，display，forever。
保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：（1）不能使⽤initial，initial⼀般使⽤在测试程序，做初始化。（2）不建议使⽤延时，#1，这种只是模拟数字电路中因为布线产⽣的信号延时，不可综合，但也不会报错。（3）不能使⽤循环次数不确定的函数，但forever在综合设计中禁⽌使⽤，只能使⽤在仿真测试程序中。（4）尽量使⽤同步电路设计⽅式。（5）除⾮关键电路设计，⼀般不建议调⽤门级元件进⾏设计，⼀般使⽤⾏为级进⾏设计。（6）当使⽤always进⾏组合逻辑设计时，敏感列表⾥⾯的要列出所有输⼊信号。（7）在进⾏时序电路进⾏编写时，采样⾮阻塞赋值。组合逻辑设计时，采样阻塞赋值，但是不能在同⼀个always语句⾥两种混合使⽤。（8）为避免产⽣锁存器，if，case要进⾏完整的语句赋值，且case语句中避免使⽤X值,Z值。
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